Yhteismallinnus ja -simulointi VHDL-ympäristössä

Tässä työssä on tutkittu SA/VHDL/C-menetelmän käyttöä sulautetun järjestelmän mallinnuksessa ja simuloinnissa. Erityisesti on tutkittu miten ohjelmisto ja laitteisto voidaan mallintaa käyttäytymistasolla samassa ympäristössä. Simulointiympäristöksi valittiin VHDL-simulaattori, jossa simulointiajan kulumista on helppo seurata ja prosessien kuvaaminen vaihtoehtoisesti VHDL- tai C-kielellä on mahdollista. Sulautetun järjestelmän malli koostuu laitteisto-osasta, käyttöjärjestelmäosasta ja ohjelmisto-osasta. Työssä laitteisto ja osa reaaliaikakäyttöjärjestelmän käyttäytymisestä on mallinnettu SA/VHDL-menetelmällä. Käyttöjärjestelmä ohjaa ohjelmisto-osaa kuvaavia taskien malleja, jotka on toteutettu C:llä. Taskien kuvaukset ovat käyttäytymistason kuvauksia mahdollisesta toiminnasta. Menetelmällä voidaan mallintaa sulautetun järjestelmän ohjelmisto-osaa ja tutkia sen käyttäytymistä osana laitteistosimulaatiota. Tällöin saadaan analysoitua toteutuksen suorituskyky ja suorituskykyä rajoittavat tekijät. Toiminnallisena esimerkkinä on käytetty Ethernet-siltaa. Sillan toimintojen kuvaus on toteutettu taskeilla, joita ohjaa menetelmällä mallinnettu käyttöjärjestelmä. Menetelmä sopii kohteisiin, joissa toiminnot ovat yksinkertaisia, mutta niiden oikean toteutustavan valinta on tärkeätä kuten mikrokontrolleripohjaisissa ohjaussovelluksissa.